 Microprocesador
UltraSPARC-IIi
- Arquitectura
SPARC V9 / Diseño Monoprocesador
- Reloj del
Procesador de 270/300/333 MHz
- Compatibilidad
Binaria con todo el código de aplicaciones
SPARC
- Set de
instrucciones VIS (V9)
- Diseño
SuperEscalar de 4-vías
- Arquitectura 64
bits
- Punteros de
direcciones de 64 bits
- Tamaño del
Caché Externo: 256 KB - 2 MB
- Velocidad del
Caché Externo: 135-167 MHz
- Configuraciones
DRAM: 16 MB - 1 GB
- Bus de Datos
DRAM de 144 bit con 8 bit ECC para cada 64
bits de datos
- Caché de Datos
Non-blocking de 16 KB
- Caché de
Instrucciones de 16 KB
- Controlador de
Caché de 2° nivel integrado soporta hasta 2
MB de SRAM sincronizada
- Subsistema de
Memoria EDO DRAM
de 400 MB/seg
- Instrucciones
Load/Store de bloques de 64 bytes
- Soporta
interfaz esclava de 800 MB/seg UPA64s de 64
bits para subsistemas gráficos o similares
- Caché
coherente PCI DMA, con su propio TLB para
proveer mapeo y protección
- Suministro de
poder es 2.5V en el núcleo y 3.3V en I/O
- Disponible en
módulos integrados de 256, 512 y 2 MB
- Rendimiento del Sistema a 333
MHz con 2 MB de Caché Externo:
| SpecInt95 |
:
14.2 |
| SpecFP95 |
:
16.9 |
- Rendimiento del VIS es 3 a 7
veces el rendimiento de un procesador
tradicional
- Rendimiento de Ancho de Banda:
| PCI
bus DMA |
:
150 MB/seg @ 300MHz núcleo |
| PCI
bus PIO |
:
200 MB/seg @ 300MHz núcleo |
| UPA64 |
:
800 MB/seg @ 300MHz núcleo |
| Memoria
lectura/escritura |
:
400 MB/seg @ 300MHz núcleo |
|
